結(jié)電容”的定義適用于所有的FET，并不局限于VMOS，也適用于所有的VMOS晶體管，只是測定方法與標識方法有差異。實際上結(jié)電容還包括引線電極與管芯之間的電容、管芯各組成部分之間、管芯與封裝之間的分布電容。
Cgd在BJT（雙極性晶體管）中也稱為米勒電容(Cbc)，對FET而言也同樣可以這樣稱呼，二者在功能上是等同的。
盡管結(jié)電容的容墩非常小，對電路穩(wěn)定性的影響卻是不容忽視的，處理不當(dāng)往往會引起高頻自激振蕩。更為不利的是，柵控器件的驅(qū)動本來只需要一個控制電壓而不需要控制功率，但是下作頻率比較高的時候，結(jié)電容的存在會消耗可觀的驅(qū)動功率，頻率越高，消耗的功率越大。
在實踐中，為了分析問題的方便，一般并不直接用結(jié)電容參數(shù)進行分析，而是重新定義了三個變量，統(tǒng)稱為分布電容，具體如下。
輸入電容(lnput Capacitance)：Ciss=Cgd十Cgs
輸出電容(Output Capacitance)：Cdss=Cgd+Cds
逆導(dǎo)電容( Reverse Transfer Capacitance)：Crss＝Cgd
之所以引入分布電容的概念，是因為結(jié)電容是由晶體管的材料和結(jié)構(gòu)決定的，不能全面反映對晶體管電路的實際影響。分布電容則主要反映結(jié)電容對下作電路的影響。
無論是CiSS、Coss、Crss中的哪一個，我們都希望他們盡量小一些。
Ciss會增加驅(qū)動功率，高頻應(yīng)用時，柵極驅(qū)動信號需要對Ciss充電和放電，因而會影響開關(guān)速度，降低驅(qū)動電路的輸出阻抗有利于提高輸出電流，提高對Ciss的充放電速度，有利于提高開關(guān)速度。
Ciss會導(dǎo)致VMOS在高頻應(yīng)用時不能被真正關(guān)斷，白白消耗功率，降低PD值；Crss引起正反饋，即輸；H信號會從漏極倒灌回到柵極，引起白激振蕩。
Ciss、Coss、Crss的大小與源-漏極電壓VDSS有關(guān)，因此有些公開的資料也將它們稱為動態(tài)數(shù)(Dynamic Characteristics)，不過它們幾乎不受溫度的影響，這給我們的電路分析帶來了方便。
即使是VMOS單管也都是由不計其數(shù)的管芯單元組成的，每個管芯單元都可以視為一個微型的VMOS單管，對于一個管芯單元來說，結(jié)電容都是非常小的值，但是對于數(shù)以萬計的管芯單元來說，這些結(jié)電容大致為并聯(lián)關(guān)系，容量就相當(dāng)可觀了。
因此，管芯單元的結(jié)電容越小，—個封裝內(nèi)的管芯單元越少，則上述電容值就越小；電壓/電流規(guī)格相同的VMOS，分布電容越小，就意味著VMOS的生產(chǎn)工藝越先進，能夠適應(yīng)的工作頻率越高。
電容對高速開關(guān)信號來說都是非線性的，只有正弦波才接近線性，因此Ciss、Coss、Crss很少用于定量計算而是用于定性分析。要對分布參數(shù)對電路的影響進行定量的計算，一般采用的是更簡化的方法，即柵電荷的概念。
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